图1 流水线协议时序
2.3 SDRAM协议
TS101片内集成了可编程SDRAM控制器，提供了与多种SDRAM进行接口的能力。SDRAM编址在TS101统一存储空间中独立的MSSD空间。TS101的SDRAM控制器支持一次连续访问一页（1024/512/256字），所以在访问连续地址空间时达到非常高的总线效率。
3. TS101的外部总线接口实例
3.1 TS101与同步FIFO接口实例
同步FIFO用作数据缓存广泛应用在高速数据采集和信号处理系统中。TS101外部总线流水线协议配置灵活，参数可调性强，适合与之接口。以下以IDT公司的FIFO器件IDT72V36110[3]为例，介绍通过调整TS101外部总线流水深度和借助外部逻辑实现与同步FIFO的接口。
（1）TS101写同步FIFO接口
TS101的写操作流水线深度固定为1个周期，地址和写信号比数据提前一个周期有效，不符合这种FIFO写信号与数据对应的时序要求。解决方法是通过外部逻辑将TS101输出的写信号
延迟一个外部总线时钟周期。图2是一种TS101写FIFO接口图，图中的SCLK与TS101的系统时钟同频同相。对各个器件输入/输出信号的建立/保持时间的计算表明该电路能够产生符合要求的FIFO写入控制信号
，实际使用情况也是完全正常的。时序如图3所示。
可以根据需要将FIFO的状态指示标志信号连接到DSP的FLAG或者 
引脚，DSP可以通过查询或中断方式与FIFO交换数据。其中，中断方式能够充分发挥DSP的高速数据传输能力。
（2）TS101读同步FIFO接口
标准模式和FWFT模式的同步FIFO写时序是相同的，读时序则略有不同。TS101的读操作流水深度在1~4个周期范围可调。将流水深度设置为1个周期，则其时序可以与FIFO在标准模式的读时序完全匹配，但是FIFO没有片选信号，必须将
和
相或产生FIFO读出控制信号
，以避免总线上的误操作；并将 延迟一个周期产生FIFO的输出允许信号
。注意要用上拉电阻将 
信号上拉，以避免系统上电启动时FIFO处于输出有效状态，导致总线冲突。逻辑原理见图4，时序见图5。
