图4 TS101S读FIFO（标准）接口图 图5 TS101S读FIFO（标准）接口时序
TS101也可与工作在FWFT模式的FIFO接口，需要将
信号延迟一个周期产生
和
，可在图4所示的逻辑电路基础上进行修改。时序如图6所示。相比之下，TS101与工作在FWFT模式的FIFO接口所需要的外部逻辑更容易理解和使用。
图6 TS101S读FIFO（FWFT）接口时序
参照以上所述的方法，TS101可借助外部逻辑访问其它类型的同步存储器，增加的外部逻辑需要满足建立、保持和有效时间等接口时序要求。
3.2 TS101与FPGA接口实例
本文设计的系统需要将FPGA连接在TS101的外部总线上（SCLK=100MHz），其功能是在FPGA中设置了控制寄存器和状态寄存器供TS101读写。如果采用流水线协议，需在FPGA内部设计多级流水线的结构才能满足时序要求。由于不会频繁访问该接口，故对访问速度要求不高。作者采用了工作在异步模式下的慢速设备协议接口。
其中
是片选信号； 和 
分别是读和写信号；等待周期通过寄存器设定，不需要ACK信号的参与；仅连接了数据线DATA[7:0]和地址线ADDR[3:0]；FPGA通过
请求TS101发起访问。这种连接方法的电路和FPGA逻辑设计简单，且能够满足实际应用的需要。
3.3 TS101与SDRAM接口实例
在TS101系统中使用SDRAM时，选用的SDRAM必须符合TS101内置SDRAM控制器的特征，才能实现无缝接口。本文以表1为例说明选择SDRAM需要考虑的问题。
TS101 SDRAM控制器的刷新参数用每隔
个指令周期发出刷新命令来表示，以工作频率为300MHz的TS101和MT48LC16M16为例，计算得出：
所以将刷新计数器初值设置成1200，能保证SDRAM正常工作。
从表1中可知，用两片MT48LC16M16宽度扩展成32bit，可以与TS101无缝接口；TS101 SDRAM控制器支持的最长突发长度是1024字，而MT48LC64M4的页面长度是2048字，所以不能与TS101无缝接口。
4. 结论
由于TS101外部总线接口可编程设置，可以灵活地与不同类型总线外设接口。本文介绍了该DSP的外部总线的同步和异步接口技术，虽然只给出了它与同步FIFO、FPGA以及SDRAM的接口实例，但其接口方法完全可以应用在其它同类设备接口中，对基于TigerSHARC系列DSP的应用系统设计具有很实用的参考价值。
